Huaweiが開発する最新SoC「Kirin 9050 Pro」のダイ写真が公開され、チップ内部に独自の3D実装技術「LogicFolding」を採用していることが明らかになりました。演算処理を担うロジックダイとSRAMダイを上下に積層することで、従来よりも小さなフットプリントを実現しているとみられます。
ロジックとSRAMを別々のダイに分離して積層
半導体関連の分析を行うKurnal Insightsが公開したダイ写真によると、Kirin 9050 Proは2つのダイで構成されています。
一方は演算処理を担当するロジックダイ、もう一方はキャッシュやSRAMを担当するダイで、両者を「LogicFolding」と呼ばれる技術によって垂直方向に積層しています。
LogicFoldingは、回路を単純に平面上へ詰め込むのではなく、複数のシリコン層を上下に配置することで、実質的な演算密度を高める技術です。ダイ間の信号経路も短縮できるほか、微細な垂直配線によって複数のアクティブなシリコン層を1つのチップのように動作させられるとされています。
今回公開された情報では、ロジックダイとSRAMダイはいずれも11.13×10.84mmで、面積は約120.65mm²です。
これはKirin 9030Sの約122mm²よりも小さく、Kirin 9050 Proは従来世代よりもさらにコンパクトな設計になっている可能性があります。
ロジックダイはSMICのN+3、SRAMはN+2か
さらに、X上で半導体情報を発信しているTaog_1575氏によると、Kirin 9050 ProのロジックダイにはSMICの「N+3」プロセスが、SRAMダイには「N+2」プロセスが使われているとのことです。
異なるプロセス世代で製造したダイを組み合わせることで、それぞれの回路に適した製造技術を使いながら、LogicFoldingによる3D構造を実現しているとみられます。
また、ダイそのものの面積がKirin 9030 Proより小さいことから、個々のダイについては製造歩留まりの向上も期待できるとTaog_1575氏は指摘しています。
ただし、Kirin 9050 ProはHuaweiの最上位スマートフォンのうち、Pro MaxやRSといった限られたモデルに搭載されるとされています。そのため、最終的なパッケージとしての歩留まりは必ずしも高くならない可能性があり、HuaweiとSMICにはLogicFoldingの製造工程をさらに最適化する余地が残されているようです。
A18 Proを上回ったとされる性能にも注目
Kirin 9050 Proをめぐっては、これまでにも興味深い性能情報が伝えられていました。
数カ月前には、7nm相当とされる製造プロセスを採用したKirin 9050 Proのテスト結果が、Appleの3nmプロセス採用「A18 Pro」を上回ったとする情報が報じられています。
もちろん、この性能比較についてHuaweiやSMICが正式に詳細を公開したわけではなく、今回のダイ写真だけで性能を裏付けることもできません。
一方で、Kirin 9050 Proが比較的小さな面積にロジックとSRAMを積層することで高い集積度を実現しているのであれば、従来の平面的なチップ設計とは異なるアプローチによって性能や効率を引き上げている可能性があります。
Kirin 9050 Proがどの程度の実性能を発揮するのかは、今後の実機テストやベンチマーク結果を待つ必要がありますが、HuaweiとSMICがLogicFoldingを実際のスマートフォン向けSoCに適用している点は、半導体設計の面でも注目されそうです。
